第五章 用ISE创建一个项目
概览
我们在前面的章节中已经提到，本教程使用的平台是Xilinx的Spartan-6硬件平台，开发工具使用的是ISE。与此同时，在Verilog的章节介绍中，我们也使用了一个实例来对Verilog编程方法、架构进行说明。那么在本章节中，我们将同样使用这个实例代码，将之部署到ISE上，完成程序的综合、布局布线、配置文件生成与下载。
新建Project
项目名与路径的选择
在ISE中创建新项目时，首先需要选择一个合适的项目名称和存放路径。建议将项目命名为与设计相关的名称，以便于后续的管理和查找。选择一个容易访问的文件夹作为项目路径，例如 C:\FPGA\Projects\MyProject。
项目的初始设置
- 打开ISE，选择“File” -> “New Project”。
- 在弹出的窗口中，输入项目名称和路径。
- 点击“Next”，在“Project Type”中选择“Verilog”或“VHDL”。
- 在“Family”中选择“Spartan-6”，然后选择适合的“Device”。
- 设置“Package”和“Speed”选项，通常可以选择默认值。
- 点击“Next”，完成项目创建。
加入RTL代码
创建新模块
- 在“Hierarchy”窗口中，右键点击“Design Sources”，选择“New Source”。
- 选择“Verilog Module”，输入模块名称，例如
my_module。 - 点击“Next”，根据需要定义输入和输出端口，然后点击“Next”。
- 点击“Finish”完成模块创建。
加入已有代码
- 在“Hierarchy”窗口中，右键点击刚创建的模块，选择“Edit Module”。
- 将已有的Verilog代码复制到模块的代码编辑器中。
- 确保代码没有语法错误，并保存。
综合
在完成RTL代码的编写后，需要进行综合。
- 点击“Processes”窗口中的“Synthesize”选项。
- 等待综合过程完成，检查综合报告以确保没有错误。
实现
加入约束文件
- 在“Hierarchy”窗口中，右键点击“Constraints”，选择“New Source”。
- 选择“XDC Constraints File”，输入文件名，例如
constraints.xdc。 - 在约束文件中定义引脚约束，确保与硬件连接一致。
实现
- 在“Processes”窗口中，选择“Implement Design”选项。
- 等待实现过程完成，检查实现报告以确保没有错误。
时序分析
- 在“Processes”窗口中，选择“Run Timing Analysis”。
- 查看时序分析报告，确保所有时序要求都满足。
配置
生成配置文件
- 在“Processes”窗口中，选择“Generate Programming File”。
- 等待生成过程完成，生成的文件通常为
.bit文件。
下载
- 连接FPGA开发板到电脑，确保驱动程序已安装。
- 在ISE中，选择“Configure Device” -> “Program Device”。
- 选择生成的
.bit文件，点击“Program”以下载到FPGA。